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题目
下列有关处理器时钟脉冲信号的叙述中,错误的是( )。
错因
A
不熟时钟产生原理。时钟源 是晶体振荡器(晶振)输出原始正弦波,需要经过:① 整形(变成方波)② 分频(除以 N 得到 CPU 工作频率)才能驱动 CPU。这是硬件设计常识。
B
把"时钟周期"和"主频"概念弄反。时钟周期 = 一个脉冲的持续时间(即两次有效边沿之间的间隔),主频 = 每秒脉冲数(频率 = 周期的倒数)。两者互为倒数关系。"周期 × 频率 = 1"。
C
不熟"时钟周期为什么是这个值"的物理依据。CPU 内部由状态单元(寄存器)+ 组合逻辑(ALU、MUX、译码器等)交替组成。时钟周期必须 ≥ "前一状态单元 → 组合逻辑 → 后一状态单元"中最长一段的延迟,否则结果还没传到就被时钟边沿采样,会出错。这是数字电路的基本时序约束。
总解析
逐项判断:
| 选项 | 叙述 | 判断 | 理由 |
|---|---|---|---|
| A | 时钟脉冲由机器脉冲源经整形分频形成 | ✓ 对 | 晶振 → 整形 → 分频 → CPU 时钟 |
| B | 时钟周期是脉冲宽度,倒数为主频 | ✓ 对 | 基本关系 |
| C | 时钟周期由相邻状态单元间组合逻辑最大延迟决定 | ✓ 对 | 数字电路时序约束 |
| D | 处理器每来一个时钟就开始执行一条新指令 | ✗ 错 | 一条指令通常需要多个时钟周期(CPI > 1) |
D 为什么错——CPI 与时钟的关系:
| CPU 类型 | 一条指令需要的时钟数 | 是否"每周期一条新指令" |
|---|---|---|
| 单周期 | 1 周期 | ✓(但周期被拉很长) |
| 多周期 | 多个周期(每个段一个周期) | ✗ |
| 流水线(理想) | 多个周期完成,但吞吐为每周期 1 条 | ≈ ✓(但是吞吐意义上的,不是"开始"意义上的) |
| 流水线(实际,含冒险) | CPI 略 > 1 | ✗ |
| 超标量 | 多个周期完成,吞吐 > 1 条/周期 | ✗ |
关键区分:
- "每周期开始一条新指令":只有理想流水线 + 单发射成立
- "每周期完成一条指令":流水线吞吐意义上成立
- "一个时钟 = 一条指令":只有单周期 CPU 成立——但单周期里时钟周期被拉得非常长(要装下取指、译码、执行等所有操作)
D 的"总是"绝对化了——不区分 CPU 类型,把"理想流水"当作所有处理器的特征,错。
最终答案是 D(错误的叙述)。
时钟相关概念速记:
| 概念 | 关系 |
|---|---|
| 时钟周期 | 一个时钟脉冲的持续时间 |
| 主频 | ,每秒脉冲数 |
| CPI(每条指令的时钟周期数) | 取决于 CPU 结构 |
| 一条指令时间 | |
| 总执行时间 |
易错点速查:
- 时钟周期 = 脉冲宽度(不是"指令时间")
- 一条指令往往需要多个时钟周期
- "每周期一条指令"只在理想流水线下近似成立——任何带"总是"的描述要警惕