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总线标准
2026 大纲 六（一）1 总线的基本概念（相关背景）。具体总线标准的命名与分类（ISA / EISA / PCI / PCIe / AGP / USB / SATA）不是大纲单列条目，各标准的版本号与速率数值不必记；真正属于基本概念的只有一条——并行传输不一定比串行传输快。
一根线的时候反而更快
直觉上，16 根线并排传显然比 1 根线串着传快 16 倍。但现实里所有新的高速互连——PCIe、USB、SATA、以太网——全都是串行的，而被它们取代的 ISA、PCI、AGP 全是并行的。
原因在于并行方案里位宽与速率互相拖累。并行总线要求那 16 位在同一时刻被采样，而各条线的长度、寄生电容、驱动能力不可能完全一致，信号到达时刻会有偏斜。偏斜由物理布线决定、近似不随频率变化；而时钟周期随频率提高不断缩短。两者一旦可比，采样点就落进了还没稳定的电平里——线越多，偏斜越大，频率越提不上去。想加位宽，速率就得让步。
串行方案把这两个因子解耦了：每条通路自成一体、各自从数据流中恢复时钟，不存在位与位之间的对齐问题；加通路不影响每条通路的速率，提速率也不受通路数牵制。低频短距离下并行仍然占优，但高频长距离下串行反超——"并行传输一定比串行传输快"这句话不成立，这是本篇唯一真正属于基本概念的一条。
由此也能看清 PCIe 的 ×16 是什么：它是16 条通路，不是 16 位并行数据线。两个 PCIe 设备之间以一条链路相连，链路里含 1/2/4/8/16/32 条通路，而每条通路内部仍然是串行差分传输。它与并行总线的"16 位数据线"完全不是一回事——后者的 16 条线必须严格同时到达，前者的 16 条通路各自独立恢复时钟、互不牵制。
本篇沿两条演进主线展开：并行 → 串行（第三、四节）与共享 → 点对点（第五节）。而在这之前，先说清楚"总线标准"这个东西到底规定了什么。
一、总线标准规定什么
| 特性 | 规定什么 | 不规定会怎样 |
|---|---|---|
| 机械特性 | 插头与插座的几何尺寸、形状、引脚个数与排列顺序、接触方式 | 板卡插不进插槽 |
| 电气特性 | 每根传输线上信号的传递方向与有效电平范围 | 插得进去，电平对不上，烧板或读不出 |
| 功能特性 | 每根线的功能，如哪几根是地址、哪几根是数据、哪几根传读／写命令、中断请求、DMA 请求 | 电平能识别，但不知道每根线代表什么 |
| 时间特性 | 每根线在什么时间内有效，即各信号之间的时序关系，一般用时序图描述 | 每根线都懂，但不知道何时采样 |
标准之所以必须存在，是因为早期一种模块要配一种总线，彼此不通用；把接口约定固定下来之后，系统、模块、设备三方各自按标准设计，才有批量生产、性能稳定与自由互换。
四类特性构成一条从物理到逻辑的递进链：能插上 → 能识别电平 → 知道每根线是什么 → 知道什么时候看它。缺任何一层，上面的层次都无从谈起。其中电气与功能的分界最容易糊：电气管信号本身（电平范围、传递方向），回答的是"这个电平合法吗"；功能管这根线代表什么含义（是地址线第 3 位，还是存储器读命令），回答的是"这个电平在说什么"。
二、三代 I/O 总线
I/O 总线为各种 I/O 设备提供输入输出通路，物理上通常是主板上的一些 I/O 扩展槽。
| 代次 | 代表标准 | 传输方式 | 说明 |
|---|---|---|---|
| 第一代 | XT、ISA、EISA、VESA | 并行 | 早已淘汰 |
| 第二代 | PCI、AGP、PCI-X | 并行（同步总线） | PCI 通过桥接器与处理器总线相连 |
| 第三代 | PCI-Express（PCIe） | 串行 | 点对点链路，按通路（lane）组织 |
通信总线（外总线）一侧的两个常见标准同样是串行的：USB（支持热插拔与即插即用，树形级联）与 SATA（取代并行的 PATA）。
三、并行为什么在高频下失效
并行传输的原始优势很直白：
结果是所有位中最快和最慢的位信号之间存在一个时间差，即时钟偏移（skew）。关键在它与时钟周期的比较关系：
偏斜由物理长度和布线决定，基本是个定值；时钟周期却随频率提高而不断缩短。
低频时周期远大于偏斜，早到的位等一等无碍采样。频率提到某一步，偏斜逼近乃至超过一个时钟周期——采样窗口打开时，慢的那几位还没到，快的那几位已经换成下一拍的值了。这时候再加线宽也救不回来：线越多，最快与最慢之间的极差只会更大。于是带宽
四、串行怎么破局
串行传输每次只在一根（一对）信号线上传送数据位，于是：
- 不存在位与位之间的对齐问题。每个位各自传输，传输时延的细微变化不会影响其他数据位——skew 这个概念在单通路内部消失了。
- 用差分信号传输。每个方向上各有两条差分信号线，抗共模干扰能力强，可在低摆幅下工作。
- 链路上不单独走时钟线。发送端把每个数据字节转换成 10 位信息后才传输，以保证所有位都含有信号电平的跳变；接收端用锁相环（PLL） 从进入的位流的 0-1、1-0 跳变中恢复时钟。时钟既然是从数据里恢复出来的，就不存在"数据线与时钟线之间偏斜"的问题。
- 再用多通路组合把带宽堆回来。
PCI（并行）被 PCIe（串行）取代、PATA（并行）被 SATA（串行）取代，走的都是这条路。
PCIe ×8 的 4GB/s 是怎么拆出来的，以及那个除以 10 的代价（想弄清"恢复时钟"这个设计要付什么账时展开）
PCI-Express 1.0 规范下，每条通路在每个方向上的发送／接收速率为 2.5Gb/s，数据按每字节转换成 10 位的方式传输，收发两个方向可同时工作：
：单通路单方向的原始位速率； ：收发两个方向各有独立的差分线对，可同时工作； ：每个字节被编成 10 位后传输，有效数据只占 ，再由位换算成字节（ ，合并即 ）。
代入 8 条通路得
那个
五、为什么还要从共享走向点对点
传统 I/O 总线是一组导线挂多个设备，这带来三笔固定成本：
| 共享带来的成本 | 后果 |
|---|---|
| 多个设备并挂 → 负载电容大、走线必须延伸到每个插槽 | 频率进一步受限 |
| 多个主设备竞争 → 必须有判优机制 | 每次传输前多一段仲裁时间 |
| 总带宽被所有设备分摊 | 设备越多，人均越少 |
PCIe 把这三笔成本一起去掉：两个设备之间以一条独占的链路相连，链路上只有两个端点。走线短、负载确定，可以放心提频；不存在第三方竞争，无须仲裁；带宽属于这条链路自己，加设备不会稀释已有设备的带宽——需要更多带宽就多分配几条通路。
所以"从共享到点对点"本质上是把总线概述里那笔"共享的债"直接还清：不再共享，也就不必再为共享打补丁。代价是连线总量上升、需要交换芯片来汇聚，这在集成度足够高之后已不再是瓶颈。
还清之后有一个名实上的尴尬：点对点的 PCIe 还算"总线"吗？ 按"一组公共导线被多个部件分时共享"的原始定义，它已经不算了。但它仍然是一份标准化的互连约定，仍然要规定机械、电气、功能、时间四类特性，在系统里扮演的角色也没变。变的是拓扑（共享变独占），没变的是角色——这也是"总线"这个词至今还挂在它身上的原因。
考点速记
- 总线标准必须规定机械、电气、功能、时间四类特性，构成"能插上 → 能识别电平 → 知道每根线是什么 → 知道何时采样"的递进链。
- 并行在高频下失效的机理：偏斜由物理布线决定近似不变，时钟周期随频率缩短，两者一旦可比，采样即失效，而加线宽只会让偏斜更大；串行靠无位间对齐问题、差分信号、从数据流用 PLL 恢复时钟、多通路组合四项破局。因此"并行传输一定比串行传输快"不成立。
- 第二条演进主线是共享 → 点对点：去掉负载与走线限制、去掉仲裁开销、带宽不再被设备分摊；PCIe 的 ×n 是通路数不是并行位宽。
这一节在真题里的位置：
2026 大纲的「六（一）总线」只列了总线的基本概念、总线的组成及性能指标、总线事务和定时三条，不含总线标准与分类，因此本篇没有对应的真题、也不设考法清单——本篇下方没有「真题练习」区，这不是漏挂标签。
不过这一篇比另外两篇超纲文章多一层价值：上面第 2 条那句结论仍然在纲内、而且真考过。2016 年考过"并行总线传输比串行总线传输速度快"是错的，2017 年考过"PCI-Express×16 采用并行传输方式"是错的——两道都落在并行未必更快与 ×n 是通路数不是位宽这两句上，它们的考法清单在总线概述与分类。本篇要读的就是这两句背后的机理：为什么并行会在高频下失效，串行凭什么反超。
复习优先级：只看第三、四节的机理，其余不必投入。 ISA / EISA / VESA / PCI / AGP / PCI-X / SATA 这些标准的命名、代次归属与速率数值一律不用记（2010、2012、2013 年确实考过这类辨析，但那三道题按"真题原貌"保留、已不在考查范围）；PCIe 1.0 那个
提示：本篇内容不在 2026 大纲范围内。若 9 月发布的新大纲有调整，以新大纲为准。
教材出处
- 唐朔飞《计算机组成原理（第 3 版）》§3.3 总线特性及性能指标：机械特性、电气特性、功能特性、时间特性四项的定义（p45~46）；总线标准化的动机（p47）
- 袁春风《计算机组成与系统结构（第 3 版）》§8.3.1：同步并行总线的传输时延与最快／最慢位的时间差，以及"越来越多的总线采用异步串行方式"的原因（p279）
- 袁春风《计算机组成与系统结构（第 3 版）》§8.3.2：三代 I/O 总线的划分、PCI-Express 的链路与通路结构、差分信号、每字节编成 10 位与 PLL 恢复时钟、PCI-Express 1.0 带宽公式（p282）
相关知识
总线标准不是现行大纲的单列条目，本站练习区没有单独的格子。总线基本概念与带宽的练习在 总线概述与分类，定时方式的练习在 总线事务与定时。